テクノロジー開発本部　半導体テスタの論理回路ユニット、自己診断プログラムおよび校正プログラムの開発エンジニア

ポジション概要/役割：
論理回路設計(ASIC、FPGAなど)および自己診断プログラムや校正プログラムの開発に携わっていただきます。

業務内容：

• ・ASIC/FPGAのデジタル回路設計（Verilog-HDL, SystemVerilog）
• ・診断プログラム開発、およびハードウェア評価

変更の範囲：会社の定める業務

必須条件：

• ・論理回路設計の経験をお持ちの方(ASIC、FPGAなど）
• ・Verilog-HDLやSystemVerilogなどのHDLによる設計経験をお持ちの方

歓迎条件：

• ・メンバーと協力してチームでの開発に貢献できる方
• ・C言語やC++などでのソフトウェア開発の経験をお持ちの方
• ・英語コミュニケーションに苦手意識のない方

当ポジションのやりがい：

• ・仕様決定、設計、検証、評価と製品開発の初期からリリースまでの一連の業務に携わることができ、とてもやりがいがあり、達成感を得られます。
• ・グループで活発に話し合いながら業務を進めるため、和気あいあいとしており、学びの機会も得られ成長しやすい環境です。
• ・若手からベテランまでバランスよく構成されており、フォロー体制が整っています。
• ・コミュニケーションの取り易さから勤務形態は出社が主体です。中には週1~2回テレワークするメンバーもいます。

働き方：

• ・想定残業月20～30h程度
• ・テレワーク可　但しフルリモートは不可
• ・マイカー通勤可
• ・国内出張１～３回程度/年

募集人数：3名
その他：
年齢不問
学歴：高専卒以上

雇用形態

正社員

勤務地

370-0718 群馬県邑楽郡明和町大輪336-1 群馬R&Dセンタ(変更の範囲：会社の定める事業所)
地図で確認

給与

応相談 年収例：480万円～1,100万円
※概算となります。候補者様のご経験に合わせ個別設定いたします。
詳細はオファー面談時にお伝えします

勤務時間

標準就業時間 : 8:45〜17:30 (7時間45分)
フレックスタイム制あり(コアタイム 11:00〜14:00)
休憩時間 60分

福利厚生

各種社会保険等、育児休職制度、家賃補助制度、借上寮制度など
※諸条件あり

370-0718 群馬県邑楽郡明和町大輪336-1 群馬R&Dセンタ(変更の範囲：会社の定める事業所)
地図で確認

応相談 年収例：480万円～1,100万円
※概算となります。候補者様のご経験に合わせ個別設定いたします。
詳細はオファー面談時にお伝えします